• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    本發明揭示一種半導體記憶體裝置，包括：一程式脈衝產生區塊，其配置成產生寫入控制信號以及一程式完成信號，以回應一程式編輯致能信號；一連續程式控制電路，其配置成產生一連續程式編輯致能信號，以回應接收到的程式位址以及資料計數信號來當成一已緩衝程式指令或一已緩衝覆寫指令；以及一控制器，其配置成產生該程式編輯致能信號，以回應該連續程式編輯致能信號。
    公开号:TW201320084A
    申请号:TW101115453
    申请日:2012-05-01
    公开日:2013-05-16
    发明作者:Yong-Bok An
    申请人:Sk Hynix Inc；
    IPC主号:G11C13-00
    专利说明:
    半導體記憶體裝置及其連續程式控制電路與程式方法
    本發明係關於一種半導體系統，尤其係關於一種半導體記憶體裝置及其連續程式控制電路和程式方法。
    相變隨機存取記憶體(PCRAM,Phase Change Random Access Memory)為使用特定基板的相變特性來建構一記憶體單元之記憶體裝置。相變基板可根據溫度情況來轉換成無結晶狀態或結晶狀態，並且可包括例如硫屬化合物合金。代表性相變基板包括使用鍺、銻和碲的Ge2Sb2Te5(此後稱為「GST」)基板。
    大部分基板具有不同熔點以及結晶溫度，並且其結晶程度根據冷卻時間以及冷卻溫度而可能有所變化。這可當成基板的獨特特性。尤其是，GST基板可比其他基板更清楚分辨出無結晶狀態與結晶狀態。
    第1圖為根據溫度來解釋一般相變基板的相變之圖式。將使用GST基板當成範例。
    以等於或大於GST熔點的高溫來加熱GST一段預定時間(數十到數百奈秒(ns))並且淬火一段預設時間Tq，則維持GST的無結晶狀態，並且其電阻值變成數百千歐姆(kΩ)至數百萬歐姆(MΩ)。
    另外，若GST維持在結晶溫度一段預選時間(數百奈秒(ns)至數微秒(μs))然後冷卻，則GST轉換成結晶狀態並且其電阻值變成數千歐姆(kΩ)至數十千歐姆(kΩ)。隨著維持結晶溫度的時間延長，則改善該結晶狀態並且因此讓GST具有較小的電阻值。
    第2圖為根據溫度來解釋一般相變基板的相變之另一圖式。同樣地將使用GST基板當成範例。
    第2圖顯示其中利用施加接近GST熔點的溫度一段預定時間，並緩慢冷卻GST而讓GST結晶的範例。即使在此案例中，該GST的電阻值變成數千歐姆(kΩ)至數十千歐姆(kΩ)之間，並且隨著冷卻時間延長，而改善該結晶狀態。另外相較於第1圖，結晶時間已經縮短。
    為了使用這種GST的特性，可直接對GST加熱；或可利用電流通過導體或半導體來轉換在無結晶狀態與結晶狀態之間的GST，以電產生焦耳熱量。
    雖然第1圖和第2圖顯示相變記憶體裝置的一般操作，從一設定資料程式時間開始主要還是使用第2圖的方法，也就是縮短GST結晶所需時間。
    第3圖為傳統相變記憶體裝置的單元陣列之配置圖。
    請參閱第3圖，每一記憶體單元MC都由一相變基板GST以及連接在一字元線WL與一位元線BL之間的一切換元件所構成。
    底下將參考第4圖來說明相變記憶體裝置的程式操作。
    第4圖為傳統相變記憶體裝置的配置圖。
    請參閱第4圖，一相變記憶體裝置1包括一程式脈衝產生區塊11、一寫入驅動器12以及一記憶體區塊13。
    該程式脈衝產生區塊11配置成產生一第一寫入控制信號RESETEN以及第二寫入控制信號SETP<0：n>，以回應一程式編輯致能信號PGMP。該程式脈衝產生區塊11提供該第一寫入控制信號RESETEN以及該等第二寫入控制信號SETP<0：n>給該寫入驅動器12。進一步，產生該第一寫入控制信號RESETEN以及該等第二寫入控制信號SETP<0：n>的操作完成時，該程式脈衝產生區塊11產生一程式完成信號PGMNDP，並且將該程式完成信號PGMNDP傳送至一控制器。
    該寫入驅動器12配置成被驅動以回應一寫入致能信號WDEN。該寫入驅動器12被提供有該第一寫入控制信號RESETEN和該等第二寫入控制信號SETP<0：n>，並且該寫入驅動器12提供程式編輯電流I_PGM給該記憶體區塊13，以回應要程式編輯的資料DATA以及位元線選擇開關控制信號YSW<0：m>。
    因此在該記憶體區塊13內，當GST的電阻狀態係根據要程式編輯的資料DATA之位準而改變時，則可記錄該資料DATA。
    第5圖為顯示第4圖內所示該程式脈衝產生區塊的範例之方塊圖。
    請參閱第5圖，該程式脈衝產生區塊11配置成包括一初始脈衝產生單元111、一重設脈衝產生單元113以及一淬火脈衝產生單元115。
    該初始脈衝產生單元111配置成產生一週期設定信號QSSETP，以回應由該控制器提供的程式編輯致能信號PGMP。該週期設定信號QSSETP為決定施加接近該GST熔點之熱量的時間之信號。該初始脈衝產生單元111在計數一預設時間之後致能該週期設定信號QSSETP，以回應該程式編輯致能信號PGMP。
    該重設脈衝產生單元113配置成產生該第一寫入控制信號RESETEN，以回應該程式編輯致能信號PGMP以及一重設信號IRSTP，其中該重設信號IRSTP係利用將該週期設定信號QSSETP延遲一預定義時間所產生。
    該淬火脈衝產生單元115配置成產生具有不同致能週期的第二寫入控制信號SETP<0：n>，以回應該程式編輯致能信號PGMP以及該週期設定信號QSSETP。進一步，當已經完成該等第二寫入控制信號SETP<0：n>的產生之後，該淬火脈衝產生單元115產生一程式完成信號PGMNDP。
    根據這種配置，在從致能該程式編輯致能信號PGMP之後至致能該重設信號IRSTP時的週期期間，該重設脈衝產生單元113產生該第一寫入控制信號RESETEN。該淬火脈衝產生單元115在相同位準上致能該等第二寫入控制信號SETP<0：n>，直到致能該週期設定信號QSSETP，並且在產生該週期設定信號QSSETP之後產生該等第二寫入控制信號SETP<0：n>。
    第6圖為解釋傳統相變記憶體裝置的程式操作之時序圖。
    當施加一程式指令PGM時，會從該控制器產生該程式編輯致能信號PGMP。因此，該初始脈衝產生單元111操作並產生一內部時脈致能信號IPWEN。然後在產生一內部時脈ICK之後，利用計數該預設時間來產生計數碼Q<0：3>，並且在完成計數之後，會產生該週期設定信號QSSETP。
    該重設脈衝產生單元113致能該第一寫入控制信號RESETEN，以回應該程式編輯致能信號PGMP，並且隨著致能該重設信號IRSTP而停用該第一寫入控制信號RESETEN。利用將該週期設定信號QSSETP延遲該預定義時間，來產生該重設信號IRSTP。在其中已致能該第一寫入控制信號RESETEN的週期期間，從該寫入驅動器12產生程式編輯電流並提供給一位元線BL0。
    該淬火脈衝產生單元115產生一計數致能信號CKEN(CNTENB)以及一內部時脈QSCK，以回應該週期設定信號QSSETP。因此，產生具有不同致能週期的第二寫入控制信號SETP<0：3>。當在已經完成該等第二寫入控制信號SETP<0：3>的產生之後，則停用一淬火脈衝完成信號QSND，然後在致能一重設信號QSRSTP之後，則輸出該程式完成信號PGMNDP。在此情況下，根據該等第二寫入控制信號SETP<0：3>的致能週期，依序減弱該寫入驅動器12的電流驅動力量，並且將一淬火脈衝提供給該GST。
    在程式操作中，一字元線選擇開關位於一停用狀態時，一字元線維持在一高電位(等於或大於VCC)，並且在致能該字元線選擇開關之後放電至一接地電壓的位準。透過由該寫入驅動器12選擇的一位元線，以形成一電流路徑。該電流路徑可由該寫入驅動器12通過一位元線選擇開關、該位元線、一開關元件以及該GST至該字元線來形成。
    當用此方式形成該電流路徑時，根據該第一寫入控制信號RESETEN或該等第二寫入控制信號SETP<0：n>，這根據要程式編輯的資料位準(0/1)，決定由該寫入驅動器12所驅動的電流量，並且透過該位元線將該程式編輯電流提供給該記憶體單元。例如：假設由該第一寫入控制信號RESETEN提供的電流量為100%，則當所有該等第二寫入控制信號SETP<0：3>都已經致能時，提供給該記憶體單元的電流量控制在30至90%的比例。
    在程式操作中，在重設資料的案例中，以矩形類型提供透過該位元線提供的電流。在設定資料的案例中，一開始以類似於矩形類型的類型提供該電流，接著由該等第二寫入控制信號SETP<0：n>降低為一階梯類型來提供該電流。
    在半導體記憶體裝置中，為了改善程式效率，應該連續程式編輯許多資料，為此應該從一外部來源重複接收一程式指令與資料。如此，因為程式所需的時間不僅包括實際程式時間，也包括用於接收該程式指令和該資料的時間，若重複接收該程式指令與該資料，則整個程式時間變得非常長。
    在本發明的一個具體實施例中，一半導體記憶體裝置包括：一程式脈衝產生區塊，其配置成產生寫入控制信號以及一程式完成信號，以回應一程式編輯致能信號；一連續程式控制電路，其配置成產生一連續程式編輯致能信號，以回應接收到的程式位址以及資料計數信號，來當成一已緩衝程式指令或一已緩衝覆寫指令；以及一控制器，其配置成產生該程式編輯致能信號，以回應該連續程式編輯致能信號。
    在本發明的另一個具體實施例中，一半導體記憶體裝置包括：一程式脈衝產生區塊，其配置成根據回應一連續程式編輯致能信號而產生的一程式編輯致能信號，以產生並輸出寫入控制信號，其中產生該連續程式編輯致能信號，以回應程式位址以及資料計數信號；以及一寫入驅動器，其配置成回應該等寫入控制信號而提供產生的一程式脈衝至一記憶體區塊。
    在本發明的另一具體實施例中，一連續程式控制電路與產生一程式完成信號的一程式脈衝產生區塊連接，以回應根據一連續程式編輯致能信號所產生的一程式編輯致能信號，並且該連續程式控制電路根據程式位址與資料計數信號，來設定該連續程式次數，並且根據該連續程式次數來產生該連續程式編輯致能信號。
    在本發明的另一具體實施例中，用於一半導體記憶體裝置的一程式方法包括：將資料輸入至具有一程式脈衝產生區塊的一半導體記憶體裝置；利用該程式脈衝產生區塊，根據程式位址與資料計數信號來決定該連續程式次數；利用該程式脈衝產生區塊，來重複產生對應至該連續程式次數的一程式編輯致能信號；以及由一寫入驅動器程式編輯該資料至一記憶體區塊的一已選取區域，以回應該程式編輯致能信號。
    在半導體記憶體裝置的標準中，尤其是非揮發性半導體記憶體裝置，重設資料的記錄被定義為程式操作。尤其是，使用16位元為單位的程式編輯操作被定義為單一字程式，並且使用512位元組(256字)為單位的程式編輯操作被定義為緩衝程式。另外，記錄使用128 KB為單位的設定資料被定義為抹除操作，並且同時記錄重設資料與設定資料則被定義為覆寫。進一步，同時記錄以16位元為單位的設定/重設資料被定義為單一字覆寫，並且同時記錄使用512位元組(256字)為單位的設定/重設資料被定義為緩衝覆寫。
    本發明的具體實施例包括可連續程式操作而不用重複接收程式指令與資料來改善程式效能之半導體記憶體裝置。根據此因素，可執行同時記錄很多資料的緩衝程式操作以及已緩衝覆寫操作。
    為此，根據非揮發性記憶體裝置標準，連續程式操作所需的信號(一位址、表示要程式編輯的資料字數之一資料計數、對應至該資料計數的程式資料、指令碼等等)暫時儲存在一暫存器內，並且隨著指令執行碼已經致能，使用該暫存器內儲存的信號執行該連續程式指令(及/或操作)，也就是該已緩衝程式指令(及/或操作)或該已緩衝覆寫操作。
    底下將參考附圖，說明根據本發明具體實施例的半導體記憶體裝置及其連續程式控制電路和程式方法。
    第7圖例示根據本發明具體實施例的半導體記憶體裝置之配置圖。
    請參閱第7圖，一半導體記憶體裝置10可包括一程式脈衝產生區塊100、一連續程式控制電路200、一控制器300、一寫入驅動器400以及一記憶體區塊500。該程式脈衝產生區塊100可配置成產生一第一寫入控制信號RESETEN以及第二寫入控制信號SETP<0：n>，以回應一程式編輯致能信號PGMP。該連續程式控制電路200可配置成產生一連續程式編輯致能信號BPGMP，以回應從外部來源接收到的程式位址以及資料計數信號。該控制器300可配置成提供包括該程式編輯致能信號PGMP、一位址以及一資料信號的程式操作相關控制信號。該寫入驅動器400可配置成用於程式編輯輸入資料DATA來產生程式編輯電流I_PGM，以回應該第一寫入控制信號RESETEN和該等第二寫入控制信號SETP<0：n>(由該程式脈衝產生區塊100提供)以及位元線選擇開關控制信號YSW<0：m>。該記憶體區塊500可包括複數個記憶體單元，並且該記憶體區塊500可配置成根據從該寫入驅動器400提供的電流，來將資料記錄在個別記憶體單元內。
    在半導體記憶體裝置10中，該連續程式控制電路200用來執行連續程式指令(及/或操作)一程式次數(換言之就是反覆)以產生該連續程式編輯致能信號BPGMP，其中根據一程式位址CA<0>和資料計數信號DC<1：x>來決定程式反覆的次數。該連續程式控制電路200也可提供該連續程式編輯致能信號BPGMP給控制器300。該連續程式控制電路200可提供該連續程式編輯致能信號BPGMP來當成一已緩衝程式指令或一已緩衝覆寫指令。
    該控制器300提供所產生的程式編輯致能信號PGMP，以回應該連續程式編輯致能信號BPGMP。該控制器300可提供該程式編輯致能信號PGMP給該程式脈衝產生區塊100，如此以該連續程式控制電路200所決定的程式次數來執行一程式操作。
    此外，當輸入至該連續程式控制電路200的一資料計數值超出連續程式次數的最高次數時，該連續程式控制電路200可產生一錯誤信號DCERR。該連續程式控制電路200可提供該錯誤信號DCERR給該控制器300。進一步，若該程式位址CA<0>與該等資料計數信號DC<1：x>終止一連續程式模式，該連續程式控制電路200會產生一連續程式終止信號DCMIN，並且提供該連續程式終止信號DCMIN給該控制器300，如此該控制器300不再產生該程式編輯致能信號PGMP。
    底下將詳細說明該半導體記憶體裝置10的個別組件部分之操作。
    該程式脈衝產生區塊100產生該第一寫入控制信號RE SETEN以及該等第二寫入控制信號SETP<0：n>，以回應該程式編輯致能信號PGMP。該程式脈衝產生區塊100提供該第一寫入控制信號RESETEN以及該等第二寫入控制信號SETP<0：n>給該寫入驅動器400。進一步，當產生該第一寫入控制信號RESETEN以及該等第二寫入控制信號SETP<0：n>的操作完成時，該程式脈衝產生區塊100產生一程式完成信號PGMNDP，並且將該程式完成信號PGMNDP傳送至該連續程式控制電路200。在一具體實施例中，若由該第一寫入控制信號RESETEN和該等第二寫入控制信號SETP<0：n>完成程式操作一次，則將該程式操作完成通知該連續程式控制電路200，如此可執行一後續程式操作(連續程式反覆次數)。因此，可在產生第一寫入控制信號和第二寫入控制信號之後，產生該程式完成信號PGMNDP。
    該寫入驅動器400被驅動來回應一寫入致能信號WDEN。將該第一寫入控制信號RESETEN和該等第二寫入控制信號SETP<0：n>提供給寫入驅動器400，並且該寫入驅動器400用於程式編輯輸入資料DATA以提供該程式編輯電流I_PGM給該記憶體區塊500，以回應該第一寫入控制信號RESETEN和該等第二寫入控制SETP<0：n>以及該等位元線選擇開關控制信號YSW<0：m>。
    因此，可根據要程式編輯的資料DATA之位準，將資料記錄在該記憶體區塊500內。在一具體實施例中，可使用由一電流驅動方式記錄與感應資料之記憶體單元來配置該記憶體區塊500。由該電流驅動方式記錄與感應資料之記憶體單元，包含例如相變記憶體單元以及磁性記憶體單元。
    該連續程式控制電路200使用該程式完成信號PGMNDP來當成一時脈信號BPCNTCK(請參閱第9圖)，並且該連續程式控制電路200根據該程式位址CA<0>和該等資料計數信號DC<1：x>來決定連續程式次數。進一步，該連續程式控制電路200計數連續程式次數，並且在每次實施計數時產生該連續程式編輯致能信號BPGMP。若已經執行一最後連續程式操作，則該連續程式控制電路200產生該連續程式終止信號DCMIN。
    一般來說，在半導體記憶體裝置中，要同時在該已緩衝程式操作或該已緩衝覆寫操作內程式編輯之資料長度為32位元(2字)。一資料計數值以16位元(1字)單位輸入。因此，若該資料計數值被設定為連續程式次數，則將發生錯誤。因此，在本發明的一具體實施例中，該連續程式控制電路200根據該程式位置CA<0>和該最低資料計數信號DC<1>來決定連續程式次數。
    舉例來說，當該程式位置CA<0>為偶數並且該最低資料計數信號DC<1>為偶數時，則連續程式次數DC<2：x-1>被減1。反過來說，該程式位置CA<0>為偶數並且該最低資料計數信號DC<1>為奇數時、該程式位置CA<0>為奇數並且該最低資料計數信號DC<1>為偶數時或該程式位置CA<0>為奇數並且該最低資料計數信號DC<1>為奇數時，則連續程式次數DC<2：x-1>維持不變。
    另一方面，雖然在第7圖內顯示該連續程式控制電路200與該程式脈衝產生區塊100分開，不過可以理解的是也可將該連續程式控制電路200配置成包含在該程式脈衝產生區塊100內。也就是說，在某些具體實施例中，該程式脈衝產生區塊100可包括該連續程式控制電路200。
    第8圖為根據本發明一具體實施例的連續程式控制電路之配置圖，並且第9圖為例示第8圖內所示該連續程式控制電路的圖式。
    請參閱第8圖和第9圖，該連續程式控制電路200可配置成包括一程式次數決定單元210、一初始值設定單元220、一計數單元230、一模式決定單元240以及一連續程式脈衝產生單元250。
    該程式次數決定單元210配置成決定該連續程式次數，以回應由該控制器300提供的程式位址CA<0>、一位址設定信號CASETP、該等資料計數信號DC<1,x>、一資料設定信號DCSETP、一計數致能信號BCNTINB、一設定信號BPSETP以及一重設信號RSTP。
    為此，該程式次數決定單元210將輸入當成最低欄位址的程式位址CA<0>與該最低資料計數信號DC<1>之位準做比較，並且輸出一決定信號SUB，舉例來說，該程式位址CA<0>為奇數時可設定成具有高位準，而該程式位址CA<0>為偶數時可設定成具有低位準。該最低資料計數信號DC<1>為奇數時可設定成具有高位準，而該最低資料計數信號DC<1>為偶數時可設定成具有低位準。因此，當該程式位址CA<0>與該資料計數信號DC<1>具有低位準時，該程式次數決定單元210將該等連續程式次數DC<2：x-1>減1，並且當該程式位址CA<0>或該資料計數信號DC<1>具有高位準時，維持該等連續程式次數DC<2：x-1>不變。
    當輸入該等資料計數信號DC<1：9>的次數超出連續程式次數的最高次數時，該程式次數決定單元210輸出該錯誤信號DCERR。
    請參閱第9圖，該程式次數決定單元210可包括一第一暫存器DFF0，其根據該資料設定信號DCSETP閂鎖該最低資料計數信號DC<1>；一第二暫存器DFF1，其根據該位址設定信號CASETP閂鎖該程式位址CA<0>；一比較區段，其配置成比較該第一暫存器DFF0的輸出信號和該第二暫存器DFF1的輸出信號並且輸出該決定信號SUB；以及一第三暫存器DFF2，其配置成再次閂鎖該第二暫存器DFF1的輸出信號。
    當該程式位址CA<0>的位準為高位準時，也就是一程式開始位址為奇數時，該第三暫存器DFF2可偵測該程式位址CA<0>。若已經輸入該時脈信號BPCNTCK，則由該第三暫存器DFF2再次閂鎖該比較區段的輸出，如此可正確設定該連續程式次數。
    該程式次數決定單元210可進一步包括加法器FA，其配置成決定該等輸入信號的位準是否全都為高位準，來回應該初始值設定單元220的決定信號SUB、該最高資料計數信號DC<0>以及該最高操作信號。該等加法器FA可輸出總合與進位信號，並且一錯誤檢查區段可配置成結合該等加法器FA的輸出信號。一第四暫存器DFF3可配置成輸出該錯誤信號DCERR，以回應該資料設定信號DCSETP。由於這種配置，當輸入該等資料計數信號DC<1：9>的次數超出連續程式次數的最高次數時，該程式次數決定單元210輸出該錯誤信號DCERR。
    接下來，該初始值設定單元220配置成設定該連續程式次數，以回應該等連續程式次數DC<2：x-1>以及該決定信號SUB，因此產生初始計數值WC<0：y>並且產生該等初始計數值WC<0：y>給該計數單元230。為此，該初始值設定單元220可配置成包括在該等連續程式次數DC<2：x-1>以及該決定信號SUB上操作的加法器類型。
    第9圖顯示其中該初始值設定單元220配置成半加法器HA以及複數個加法器FA之範例。稍後將說明該等加法器的操作。
    該計數單元230在操作時執行計數，以回應該計數致能信號BCNTINB、該等初始計數信號WC<0：y>、該程式完成信號PGMNDP、該設定信號BPSETP以及該重設信號RSTP。尤其是根據本發明一具體實施例的計數單元230可被配置成(但不受限於)執行從該等初始計數信號WC<0：y>往下計數的可程式往下計數器，並且在計數完成至0時停止該計數操作。
    該計數單元230提供計數信號DW<0：y>給模式決定單元240。計數單元230可根據該計數操作來產生該等計數信號DW<0：y>。
    第9圖顯示其中該計數單元230包括複數個可程式往下計數器之一具體實施例。當該等初始計數信號WC<0：y>輸入至該計數單元230並且該計數致能信號BCNTINB被致能至低位準時，則該可程式往下計數器準備進行操作。當由該程式完成信號PGMNDP產生該時脈信號BPCNTCK並且已經致能該資料設定信號DCSETP時，該計數單元230執行該往下計數操作並輸出該等計數信號DW<0：y>。
    第14圖內詳細例示第9圖內所示該可程式往下計數器的配置，並且稍後將說明其操作。
    該連續程式脈衝產生單元250配置成根據一程式週期是否為一連續程式週期來產生該連續程式編輯致能信號BPGMP。舉例來說，若該程式週期並非該連續程式週期，則該連續程式脈衝產生單元250通過該連續程式編輯致能信號BPGMP來當成該連續程式編輯致能信號BPGMP，並且若程式週期為該連續程式週期，則該連續程式脈衝產生單元250輸出該連續程式編輯致能信號BPGMP，如此執行下一個連續程式。
    為此，該連續程式脈衝產生單元250可配置成包括一週期設定區段251以及一脈衝輸出區段253。
    請參閱第9圖，該週期設定區段251配置成接收構成該計數單元230的一最終可程式往下計數器之一輸出信號來當成一致能信號。該週期設定區段251可產生一連續週期致能信號BPGMEN來當成一旗標信號，以通知該程式週期為該連續程式週期。該週期設定區段251可產生該連續週期致能信號BPGMEN，以回應該程式完成信號PGMNDP、該設定信號BPSETP以及該重設信號RSTP。詳細來說，當該連續週期致能信號BPGMEN由該設定信號BPSETP設定為高位準時，若已經輸入已產生的時脈信號BPCNTCK，則將該連續週期致能信號BPGMEN重設為低位準，並且該週期設定區段通知該程式週期為該連續程式週期。
    更進一步，該脈衝輸出區段253配置成根據該連續週期致能信號BPGMEN是否已經致能以輸出該程式編輯致能信號PGMP或該程式完成信號PGMNDP來當成該連續程式編輯致能信號BPGMP。
    也就是說，若該連續週期致能信號BPGMEN在一停用狀態，就是其並非連續程式週期，則該脈衝輸出區段253通過該程式編輯致能信號PGMP來當成該連續程式編輯致能信號BPGMP。相反地，當該連續週期致能信號BPGMEN已經致能時，該脈衝輸出區段253輸出該程式完成信號PGMNDP來當成該連續程式編輯致能信號BPGMP。以此方式產生的連續程式編輯致能信號BPGMP透過該控制器300傳輸至該程式脈衝產生區塊100，如此以該預定的連續程式次數來產生該等寫入控制信號。
    該模式決定單元240配置成接收來自該計數單元230的計數信號DW<0：y>以及來自該週期設定區段251的連續週期致能信號BPGMEN，並且產生該連續週期結束信號DCMIN，其表示執行最終程式或覆寫操作(及/或指令)的週期。
    該連續程式結束信號DCMIN被提供給該控制器，因此結束該程式操作。
    如此，在本發明的一具體實施例中，若依序輸入最低的程式位址CA<0>以及該等資料計數信號DC<1：x>，則自某程式開始的一位址是一奇數位址或一偶數位址係根據最低的程式位址CA<0>之位準來決定，以及要執行該已緩衝程式指令(及/或操作)或該已緩衝覆寫指令(及/或操作)多少次係根據該最低資料計數信號DC<1>來決定。進一步，利用產生該連續程式結束信號DCMIN(通知其為執行該最終程式或該覆寫的週期)以及該連續週期致能信號BPGMEN(通知其為連續程式週期)，則可在其中執行該連續程式的週期期間，以該預定次數(連續程式次數)執行該已緩衝程式/覆寫。
    第10圖為例示可應用至第9圖的一半加法器之圖式。
    請參閱第10圖，一半加法器HA可配置成為2輸入2輸出的半加法器。
    透過輸入信號A和輸入信號B兩者的一XOR運算來產生一第一輸出信號SUM，並且透過該輸入信號A和該輸入信號B兩者的AND運算來產生一第二輸出信號COUT。
    因此，只有當該輸入信號A和該輸入信號B僅包括具有邏輯高位準的信號時，才會致能該第一輸出信號SUM至高位準。另外，該第二輸出信號COUT表示進位或溢位。
    在邏輯運算當中，第10圖內所示的半加法器HA執行該最低位元運算的函數。當這種半加法器應用至第9圖時，該輸入信號A和該輸入信號B兩者分別變成該決定信號SUB以及該資料計數信號DC。該第一輸出信號變成該初始計數信號WC，並且該第二輸出信號可當成操作下一階段加法器的一致能信號。
    第11圖為例示可應用至第9圖的一加法器之圖式。
    第11圖顯示3輸入2輸出的一加法器FA。輸入信號A、輸入信號B和輸入信號CIN之一者為前一階段的加法器所輸出之信號，並且在一具體實施例中，第10圖內所示的第二輸出信號COUT可為第11圖內所示的輸入信號CIN。
    該輸入信號A、該輸入信號B和該輸入信號CIN三者之中只有一個包括1，也就是只有任一個輸入信號具有高位準，則產生一高位準的一第一輸出信號SUM。當該輸入信號A、該輸入信號B和該輸入信號CIN中之至少兩者具有高位準時，則以高位準輸出一第二輸出信號COUT。再者，提供該第二輸出信號COUT來當成輸入信號給下一階段的一加法器FA。
    在邏輯運算中，這種加法器FA可應用至排除該最低位元的位元運算。
    第12圖為例示可應用至第9圖的一D正反器之圖式。
    第12圖內所示的D正反器可應用至第9圖內所示的第一暫存器DFF0至第四暫存器DFF3。
    從第12圖可了解，該等D正反器作用為將輸入資料D傳輸至在一時脈信號CK的上升邊緣上之一節點Q，並且閂鎖在該時脈信號CK的下降邊緣上之輸入資料D，並且將該資料D維持在該節點Q上。
    當D正反器應用至第9圖內所示之暫存器時，可提供該比較區段的資料設定信號DCSETP、位址設定信號CASETP以及輸出信號來當成時脈脈衝。
    第13圖為示例可應用至第9圖的一比較區段之圖式。
    如上所述，該比較區段比較該最低資料計數信號DC<1>與該程式位址CA<0>，並且產生該決定信號SUB。尤其是，除了該最低資料計數信號DC<1>與該程式位址CA<0>皆具有指示偶數的邏輯位準以外，該比較區段致能該決定信號SUB。
    為此，該比較區段可配置成包括一NOR運算元件，如第13圖內所示。
    第14圖為示例可應用至第9圖內所示之計數單元的一計數器之圖式。
    可被應用而當成該計數單元230的一計數器為從一初始設定值執行操作的計數器，也就是一可預設的往下計數器或一可程式往下計數器。
    請參閱第14圖，一計數器可包括一資料重設區段61、一信號輸入區段63、一閂鎖區段65以及一借位產生區段67。
    該資料重設區段61配置成接收要儲存的資料D，並且通過一節點D將該資料D傳輸至一輸出節點Q，當成從高位準切換成低位準的一時脈信號DCK。該輸出節點Q的資料回饋給該資料重設區段61，並且資料被維持在該輸出節點Q內。
    雖然該計數致能信號BCNTINB在該信號輸入區段63內維持高位準，不過該閂鎖區段65只會維持之前的資料值，並且即使提供該時脈信號CK時也不會作用。若以低位準輸入該計數致能信號BCNTINB，則該閂鎖區段65會作用。
    根據輸入的計數致能信號BCNTINB為哪個位準，來決定緩衝或反向該信號輸入區段63內的輸出節點Q之資料。當該閂鎖區段65操作時，也就是該計數致能信號BCNTINB為低位準，該輸出節點Q的資料位準被反向，並且當該計數致能信號BCNTINB為高位準時，該輸出節點Q的資料則被緩衝。
    因此，當該閂鎖區段65可操作時，也就是當該計數致能信號BCNTINB為低位準時，該輸出節點Q的資料被反向並且輸出至一節點A。若該時脈信號CK變成低位準，則該節點A的資料被反向並且傳輸至一節點B，然後再次被反向並傳輸至一節點C。若該時脈信號CK變成高位準，則該資料位準維持不變。此時，該節點C的資料傳輸至一節點D，然後被反向並傳輸至該節點Q，係由於對於先前資料位準來說具有相反相位的資料會輸出至該輸出節點Q。
    因此可了解，當該計數致能信號BCNTINB具有低位準並且當成一往下計數器時，第14圖內所示的計數器操作該閂鎖區段65。
    若已經致能該重設信號RSTP，即使該輸出節點Q維持在高位準，還是會強迫將該輸出節點Q重設為低位準，如此結束該計數器的操作。
    該借位產生區段67配置成當該計數致能信號BCNTINB和該輸出節點Q皆為低位準時，致能一借位信號BOUTB。該借位信號BOUTB當成一致能信號，以致能下一階段的計數器來執行一往下計數操作。
    第15圖為例示第9圖內所示之模式決定單元的圖式。
    該模式決定單元240根據該等計數信號DW<0：y>的位準，而同時該連續週期致能信號BPGMEN已經致能，來檢查連續程式操作的一計數操作是否完成，也就是是否已經執行一最終計數操作，並且該模式決定單元240輸出該連續程式結束信號DCMIN。
    第15圖顯示偵測到其中該等計數信號DW<0：y>的所有位準都為低位準之一週期，而同時該連續週期致能信號BPGMEN已經致能至高位準，並且輸出該連續程式結束信號DCMIN的週期之案例。如上述，該連續程式結束信號DCMIN提供給該控制器，並且指出目前的寫入控制信號為最終寫入控制信號。
    第16圖為例示第9圖內所示之脈衝輸出區段的圖式。
    該脈衝輸出區段253根據該連續週期致能信號BPGMEN和該程式完成信號PGMNDP的位準來產生一位址計數時脈CACNTCK，並且該脈衝輸出區段253利用結合該位址計數時脈CACNTCK和該程式編輯致能信號PGMP來產生該連續程式編輯致能信號BPGMP。
    也就是說，若在其中該連續週期致能信號BPGMEN已經致能的週期期間已經致能該程式完成信號PGMNDP，則輸出該程式完成信號PGMNDP來當成該連續程式編輯致能信號BPGMP。不過若該連續週期致能信號BPGMEN已經停用，就是其並非連續程式週期，則該程式編輯致能信號PGMP係通過來當成該連續程式編輯致能信號BPGMP。
    第17圖為示例可應用至本發明的一程式脈衝產生區塊之圖式。
    請參閱第17圖，該程式脈衝產生區塊100包括一初始脈衝產生單元110、一重設脈衝產生單元120以及一淬火脈衝產生單元130。
    該初始脈衝產生單元110配置成產生該週期設定信號QSSETP，以回應由該控制器300提供的程式編輯致能信號PGMP。該週期設定信號QSSETP為決定施加接近GST熔點之熱量的時間之信號。該初始脈衝產生單元110在計數一預設時間間隔之後致能該週期設定信號QSSETP，以回應該程式編輯致能信號PGMP。
    該重設脈衝產生單元120可配置成包括一閂鎖區段1201，並產生該第一寫入控制信號RESETEN，以回應該程式編輯致能信號PGMP以及利用將該週期設定信號QSSETP延遲一預定義時間間隔所產生的重設信號IRSTP。
    該淬火脈衝產生單元130配置成產生具有不同致能週期的第二寫入控制信號SETP<0：n>，以回應該程式編輯致能信號PGMP以及該週期設定信號QSSETP。當已經完成該等第二寫入控制信號SETP<0：n>的產生之後，該淬火脈衝產生單元130產生該程式完成信號PGMNDP。
    根據上述該配置，在從已致能該程式編輯致能信號PGMP至直到已致能該重設信號IRSTP的週期期間，該重設脈衝產生單元120產生該第一寫入控制信號RESETEN。該淬火脈衝產生單元130以從已致能該程式編輯致能信號PGMP之後至直到已致能該週期設定信號QSSETP的相同位準，來致能該等第二寫入控制信號SETP<0：n>，並且在已產生該週期設定信號QSSETP之後產生在該致能週期內控制的第二寫入控制信號SETP<0：n>。
    底下將有詳細說明。
    首先，該初始脈衝產生單元110包括一輸入閂鎖區段1101、一時脈產生區段1103、一第一計數區段1105、一比較區段1107以及一延遲區段1109。
    該輸入閂鎖區段1101配置成輸出該內部時脈致能信號IPWEN以及一計數重設信號IPWRST，以回應該程式編輯致能信號PGMP和該重設信號IRSTP。也就是說，若已經致能該程式編輯致能信號PGMP至例如高位準，則將啟動該內部時脈致能信號IPWEN至高位準，並且若已致能該重設信號IRSTP至高位準，則將啟動該計數重設信號IPWRST至高位準。
    詳細來說，該輸入閂鎖區段1101可配置成該內部時脈致能信號IPWEN致能至高位準，並且該計數重設信號IPWRST致能至低位準。該輸入閂鎖區段1101可配置成使用由一NAND閘或一NOR閘構成的R-S閂鎖器，或一正反器。
    該時脈產生區段1103配置成產生一內部時脈ICK，以回應該內部時脈致能信號IPWEN。換言之，時脈產生區段1103輸出該內部時脈ICK，其會在該內部時脈致能信號IPWEN啟動至高位準時切換。
    該第一計數區段1105配置成輸出計數碼Q<0：3>，其根據該內部時脈致能信號IPWEN、該計數重設信號IPWRST以及該內部時脈ICK的控制來計數。也就是該內部時脈致能信號IPWEN啟動至高位準時，該第一計數區段1105根據該內部時脈ICK的控制來執行計數操作。若該計數重設信號IPWRST已經啟動至高位準，則將初始化從第一計數區段1105輸出的計數碼Q<0：3>。如此，隨著使用該第一計數區段1105產生該等計數碼Q<0：3>，可顯著縮小一電路尺寸。該第一計數區段1105可由往上計數器所配置。
    該比較區段1107配置成當該等計數碼Q<0：3>達到預設值時，啟動並輸出該週期設定信號QSSETP。詳細來說，該比較區段1107配置成比較該等計數碼Q<0：3>與供應的次數控制碼IPWSET<0：3>，並且比較區段1107配置成該等計數碼Q<0：3>與該等次數控制碼IPWSET<0：3>相同時，啟動該週期設定信號QSSETP。也就是說，該週期設定信號QSSETP的啟動時機可由控制該等次數控制碼IPWSET<0：3>來控制。
    在本發明的一具體實施例中，利用同時增加構成該第一計數區段1105的計數器數量以及該次數控制碼IPWSET的數量，可延遲該週期設定信號QSSETP的產生時機。這表示構成一記憶體單元的GST所需之熔化時間可改變。
    該延遲區段1109配置成將該週期設定信號QSSETP延遲該預定時間間隔，並輸出該重設信號IRSTP。該延遲區段1109的延遲值設定成滿足一規定時機裕度。該延遲區段1109所產生的重設信號IRSTP重設該輸入閂鎖區段1101並且停用該內部時脈致能信號IPWEN，且致能該計數重設信號IPWRST，如此該時脈產生區段1103和該第一計數區段1105都停用。
    該程式編輯致能信號PGMP致能該重設脈衝產生單元120，並且由該週期設定信號QSSETP停用。換言之，該重設脈衝產生單元120在由該等次數控制碼IPWSET<0：3>所設定的時間上產生該第一寫入控制信號RESETEN，並且提供該第一寫入控制信號RESETEN給該寫入驅動器400。
    接下來，該淬火脈衝產生單元130可配置成包括一輸入閂鎖區段1301、一時脈產生區段1303、一第二計數區段1305、一重設控制區段1307以及一延遲區段1309。
    該輸入閂鎖區段1301配置成輸出該計數致能信號CNTENB以及該內部時脈致能信號QSEN，以回應該週期設定信號QSSETP和該重設信號QSRSTP。該時脈產生區段1303配置成產生一內部時脈QSCK，以回應一內部時脈致能信號QSEN。換言之，該時脈產生區段1303輸出該內部時脈QSCK，其會在該內部時脈致能信號QSEN啟動至高位準時切換。
    該第二計數區段1305配置成輸出該等第二寫入控制信號SETP<0：3>，以回應一計數致能信號CNTENB、該內部時脈QSCK、該程式編輯致能信號PGMP以及一重設信號QSRSTP。因此，該等第二寫入控制信號SETP<0：3>的更新循環受到控制，對應至該內部時脈QSCK的切換循環。
    在本發明的一具體實施例中，該第二計數區段1305可配置成包括往下計數器。在此案例中，該第二計數區段1305會在最終輸出從0x1111b改變為0x0000b時操作。若該最終輸出變成0x0000b，則該第二寫入控制信號SETP<3>的輸出信號驅動該重設控制區段1307。
    該重設控制區段1307配置成當該等第二寫入控制信號SETP<0：3>從第二計數區段1305輸出的代碼值達到一預定值時，也就是該第二寫入控制信號SETP<3>的輸出信號從高位準轉換成低位準時，致能該重設信號QSRSTP。
    為此，該重設控制區段1307可包括一計數結束控制部分以及一脈衝產生部分。該計數結束控制部分會在該第二計數區段1305的計數完成時產生一淬火脈衝完成信號QSND，並且該脈衝產生部分產生該重設信號QSRSTP，以回應該淬火脈衝完成信號QSND。舉例來說，由該計數結束控制部分輸出的淬火脈衝完成信號QSND利用該程式編輯致能信號PGMP來維持高位準，並且在該第二寫入控制信號SETP<3>變成低位準時轉換成低位準。該脈衝產生部分藉由該淬火脈衝完成信號QSND轉換成低位準，來致能該重設信號QSRSTP。
    該延遲區段1309配置成將該重設信號QSRSTP延遲一預選時間，並產生該程式完成信號PGMNDP。該程式完成信號PGMNDP傳輸至該控制器300，並表示該程式已經完成。
    第18圖為例示第17圖內所示之第一計數區段配置的例示圖。
    在本發明的一具體實施例中，該第一計數區段1105可配置成使用複數個1位元往上計數器，並且第18圖顯示一往上計數器的範例。
    請參閱第18圖，一1位元往上計數器150可包括一信號輸入部分151、一閂鎖部分153以及一進位產生部分155。
    該信號輸入部分151配置成決定該閂鎖部分153的一輸入節點A之信號位準，以回應一計數致能信號，也就是本發明一具體實施例中的內部時脈致能信號IPWEN和第一計數碼Q<0>。
    該閂鎖部分153配置成根據該內部時脈ICK的控制，來閂鎖從信號輸入部分151輸出的信號，並輸出該第一計數碼Q<0>。該進位產生部分155配置成根據該內部時脈致能信號IPWEN和該第一計數碼Q<0>，來輸出一第二輸出信號COUT。該第二輸出信號COUT用來當成下一階段1位元往上計數器的一計數致能信號。該閂鎖部分153的內部節點被初始化或被改變成指定的位準，以回應該計數重設信號IPWRST。
    詳細來說，該內部時脈致能信號IPWEN停用至低位準時，該信號輸入部分151選擇一輸出節點Q的結果值，並且在該內部時脈致能信號IPWEN致能至高位準時，相對選擇該輸出節點Q的結果值，並將該相對選擇的結果值傳輸至該下一階段1位元往上計數器。
    該節點A的信號為低位準時，該閂鎖部分153傳輸該節點A的信號至一節點C，並且該節點A的信號為高位準時，將該節點A的信號傳輸至該輸出節點Q。
    若該計數重設信號IPWRST變成高位準，則該輸出節點Q重設為低位準，並且根據施加至一先前階段1位元往上計數器的輸出節點Q之信號，其當成一計數致能信號，來操作該進位產生部分155。也就是說，根據供應至一先前階段1位元往上計數器的輸出節點Q之信號的信號位準，而一下一階段1位元往上計數器將切換。
    第19圖為例示第17圖內所示之比較區段的圖式。
    請參閱第19圖，該比較區段1107可包括複數個比較部分71,72,73,74以及一信號組合部分75。該等複數個比較部分71,72,73,74配置成比較該等計數碼Q<0：3>與該等次數控制碼IPWSET<0：3>的個別位元值，並且輸出複數個比較結果信號。該比較組合部分75配置成組合從該等複數個比較部分71,72,73,74輸出的複數個比較結果信號，並且輸出該週期設定信號QSSETP。換言之，在一具體實施例中，該等計數碼Q<0：3>和該等次數控制碼IPWSET<0：3>彼此相同時，該比較區段1107啟動並輸出該週期設定信號QSSETP。
    第20圖為解釋第9圖內所示之週期設定區段以及第17圖內所示之第二計數區段的配置之圖式。
    在本發明的一具體實施例中，第9圖內所示的週期設定區段251可配置成使用一往下計數器，例如一1位元往下計數器。
    請參閱第20圖，該1位元往下計數器160可包括一信號輸入部分161、一閂鎖部分163以及一借位產生部分165。
    該信號輸入部分161配置成根據一計數致能信號CNTINB以及施加至一輸出節點Q的資料位準，來決定該閂鎖部分163的一輸入節點A之信號位準。
    該閂鎖部分163配置成根據該時脈信號CK(在第9圖的案例中為BPCNTCK)的控制，來閂鎖從該信號輸入部分161輸出的信號，並將該已閂鎖的資料輸出至該輸出節點Q。
    該借位產生部分165配置成根據該計數致能信號CNTINB以及施加至該輸出節點Q的信號位準，來輸出一借位信號BOUTB。
    該閂鎖部分163的內部節點被初始化或被改變成指定的位準，以回應該重設信號RSTP以及一設定信號SETP(在第9圖的案例中為BPSETP)。
    詳細來說，該計數致能信號CNTINB停用至高位準時，該信號輸入部分161選擇該輸出節點Q的結果值，並且在該計數致能信號CNTINB致能至低位準時，相對選擇該輸出節點Q的結果值，並將該相對選擇的結果值傳輸至一下一階段。
    由信號輸入部分161所選的信號施加至該節點A。因此，該節點A的信號為低位準時，該閂鎖部分163傳輸該節點A的信號至一節點C，並且該節點A的信號為高位準時，將該節點A的信號傳輸至該輸出節點Q。
    若該設定信號SETP變成高位準，則將該輸出節點Q設定為高位準。若該重設信號RSTP變成高位準，則將該輸出節點Q設定為低位準。
    一先前階段計數器的輸出節點Q變成低位準時，該借位產生部分165輸出低位準的借位信號BOUTB。
    第21圖為例示可應用至本發明的一寫入驅動器之圖式。
    請參閱第21圖，該寫入驅動器400可包括一電流控制區段410、一電流驅動區段420以及一選擇區段430。
    該電流控制區段410配置成接收要程式編輯的資料DATA，並且在該寫入致能信號WDEN已經啟動時，根據該第一寫入控制信號RESETEN和該等第二寫入控制信號SETP<0：3>之碼組合來控制一控制節點N1的電壓位準。選擇性開啟由該等第二寫入控制信號SETP<0：3>控制的複數個NMOS電晶體，並且控制該控制節點N1的電壓位準。該第一寫入控制信號RESETEN已經啟動並且控制該控制節點N1的電壓位準時，則開啟由該第一寫入控制信號RESETEN控制的NMOS電晶體。
    該等第二寫入控制信號SETP<0：3>為循環更新的信號，並且該第一寫入控制信號RESETEN為以脈衝格式輸入的信號。
    該電流驅動區段420配置成驅動該程式編輯電流I_PGM脈衝，其可能具有對應至該控制節點N1之電壓位準的幅度。該電流驅動區段420可驅動該程式編輯電流I_PGM脈衝至一輸出節點N2。該程式編輯電流I_PGM脈衝可區分成一第一程式編輯電流脈衝，其對應至該第一寫入控制信號RESETEN，以及一第二程式編輯電流脈衝，其對應至該等第二寫入控制信號SETP<0：3>。
    該選擇區段430配置成將由該電流驅動區段420驅動的程式編輯電流I_PGM脈衝輸出至位元線BL0到BLm，這對應至該等複數個位元線選擇開關控制信號YSW<0：m>。
    第22圖為解釋根據本發明一具體實施例的連續程式操作之時序圖。第22圖顯示執行該已緩衝覆寫的案例，並且將回頭參考第9圖來說明。
    開始程式操作之前，事先輸入該程式位址CA<0>、該位址設定信號CASETP、該等資料計數信號DC<1：9>以及該資料設定信號DCSETP，並儲存在暫存器內。
    此後，在施加一程式指令PGM時，從該控制器300產生該程式編輯致能信號PGMP以及該設定信號BPSETP，且該連續程式脈衝產生單元250傳輸未修改過的程式編輯致能信號PGMP，來當成該連續程式編輯致能信號BPGMP。該連續程式脈衝產生單元250的週期設定區段251致能該連續週期致能信號BPGMEN。
    該計數單元230根據該計數致能信號BCNTINB來驅動、往下計數由該初始值設定單元220所設定的初始計數信號WC<0：y>以及輸出該等計數信號DW<0：y>。
    在初始程式操作當中，該連續程式脈衝產生單元230利用結果產生的第一控制信號RESETEN和第二寫入控制信號SETP<0：3>通過該程式編輯致能信號PGMP，執行一初始次數的已緩衝覆寫。
    也就是說，從該程式脈衝產生區塊100的初始脈衝產生單元110產生該內部時脈致能信號IPWEN。在從該內部時脈致能信號IPWEN產生該內部時脈ICK之後，利用計數該預定時間來產生該等計數碼Q<0：3>，並且在完成計數時，產生該週期設定信號QSSETP。
    該重設脈衝產生單元120致能該第一寫入控制信號RESETEN，以回應該程式編輯致能信號PGMP，以及隨著利用將該週期設定信號QSSETP延遲該預定義時間來產生之重設信號IRSTP已經致能，停用該第一寫入控制信號RESETEN。在其中已致能該第一寫入控制信號RESETEN的週期期間，從該寫入驅動器400產生該程式編輯電流並提供給該位元線BL0。
    該淬火脈衝產生單元130產生該計數致能信號CKEN(CNTENB)以及該內部時脈QSCK，以回應該週期設定信號QSSETP。因此，該淬火脈衝產生單元130進一步產生具有不同致能週期的第二寫入控制信號SETP<0：3>。若已經完成該等第二寫入控制信號SETP<0：3>的產生，則停用一淬火脈衝完成信號QSND，並且在據此致能該重設信號QSRSTP之後，則輸出該程式完成信號PGMNDP。在此情況下，根據該等第二寫入控制信號SETP<0：3>的致能週期，依序減弱該寫入驅動器400的電流驅動力量，將一淬火脈衝提供給一記憶體單元。
    在將該初始時間程式操作提供給該連續程式控制電路200之後，產生該程式完成信號PGMNDP。此後，每次該計數單元230將初始值往下計數至0時，如此該程式操作會執行該預定的連續程式次數，輸出該程式完成信號PGMNDP來當成該連續程式編輯致能信號BPGMP。
    因此，因為可同時記錄2至256字(4至512位元組)的資料，所以可改善該已緩衝程式或該已緩衝覆寫的效率。
    雖然上面已經說明特定具體實施例，不過精通此技術的人士瞭解所說明的具體實施例僅為範例。因此，本說明書說明的半導體記憶體裝置及其連續程式控制電路和程式方法不應受限於所說明的具體實施例。而在與上述說明與附圖結合時，本說明書中的半導體記憶體裝置及其連續程式控制電路和程式方法應只受限於底下的申請專利範圍。
    1‧‧‧相變記憶體裝置
    10‧‧‧半導體記憶體裝置
    11‧‧‧程式脈衝產生區塊
    12‧‧‧寫入驅動器
    13‧‧‧記憶體區塊
    61‧‧‧資料重設區段
    63‧‧‧信號輸入區段
    65‧‧‧閂鎖區段
    67‧‧‧借位產生區段
    71-74‧‧‧比較部分
    75‧‧‧信號組合部分
    100‧‧‧程式脈衝產生區塊
    111‧‧‧初始脈衝產生單元
    110‧‧‧初始脈衝產生單元
    113‧‧‧重設脈衝產生單元
    115‧‧‧淬火脈衝產生單元
    120‧‧‧重設脈衝產生單元
    130‧‧‧淬火脈衝產生單元
    151‧‧‧信號輸入部分
    153‧‧‧閂鎖部分
    155‧‧‧進位產生部分
    160‧‧‧1位元往下計數器
    161‧‧‧信號輸入部分
    163‧‧‧閂鎖部分
    165‧‧‧借位產生部分
    200‧‧‧連續程式控制電路
    210‧‧‧程式次數決定單元
    220‧‧‧初始值設定單元
    230‧‧‧計數單元
    240‧‧‧模式決定單元
    250‧‧‧連續程式脈衝產生單元
    251‧‧‧週期設定區段
    253‧‧‧脈衝輸出區段
    300‧‧‧控制器
    400‧‧‧寫入驅動器
    410‧‧‧電流控制區段
    420‧‧‧電流驅動區段
    430‧‧‧選擇區段
    500‧‧‧記憶體區塊
    1101‧‧‧輸入閂鎖區段
    1103‧‧‧時脈產生區段
    1105‧‧‧第一計數區段
    1107‧‧‧比較區段
    1109‧‧‧延遲區段
    1301‧‧‧輸入閂鎖區段
    1303‧‧‧時脈產生區段
    1305‧‧‧第二計數區段
    1307‧‧‧重設控制區段
    1309‧‧‧延遲區段
    A‧‧‧輸入信號
    B‧‧‧輸入信號
    BL‧‧‧位元線
    BL0-BLm‧‧‧位元線
    BCNTINB‧‧‧計數致能信號
    BOUTB‧‧‧借位信號
    BPCNTCK‧‧‧時脈信號
    BPGMP‧‧‧連續程式編輯致能信號
    BPSETP‧‧‧設定信號
    CA<0>‧‧‧程式位址
    CACNTCK‧‧‧位址計數時脈
    CASETP‧‧‧位址設定信號
    CIN‧‧‧輸入信號
    CK‧‧‧時脈信號
    CKEN‧‧‧計數致能信號
    CNTENB‧‧‧計數致能信號
    COUT‧‧‧第二輸出信號
    D‧‧‧資料
    DATA‧‧‧資料
    DC‧‧‧資料計數信號
    DC<1：x>‧‧‧資料計數信號
    DC<1：9>‧‧‧資料計數信號
    DC<2：x-1>‧‧‧連續程式次數
    DC<0>‧‧‧最高資料計數信號
    DC<1>‧‧‧最低資料計數信號
    DCERR‧‧‧錯誤信號
    DCK‧‧‧時脈信號
    DCMIN‧‧‧連續程式結束信號
    DCSETP‧‧‧資料設定信號
    DFF0‧‧‧第一暫存器
    DFF1‧‧‧第二暫存器
    DFF2‧‧‧第三暫存器
    DFF3‧‧‧第四暫存器
    DW<0：y>‧‧‧計數信號
    FA‧‧‧加法器
    HA‧‧‧半加法器
    GST‧‧‧Ge2Sb2Te5基板
    I_PGM‧‧‧程式編輯電流
    ICK‧‧‧內部時脈
    IPWEN‧‧‧內部時脈致能信號
    IPWRST‧‧‧計數重設信號
    IPWSET<0：3>‧‧‧次數控制碼
    IRSTP‧‧‧重設信號
    MC‧‧‧記憶體單元
    N1‧‧‧控制節點
    N2‧‧‧輸出節點
    PGM‧‧‧程式指令
    PGMP‧‧‧程式編輯致能信號
    PGMNDP‧‧‧程式完成信號
    Q‧‧‧節點
    Q<0>‧‧‧第一計數碼
    Q<1>‧‧‧第二計數碼
    Q<2>‧‧‧第三計數碼
    Q<3>‧‧‧第四計數碼
    Q<0：3>‧‧‧計數碼
    QSCK‧‧‧內部時脈
    QSND‧‧‧淬火脈衝完成信號
    QSRSTP‧‧‧重設信號
    QSSETP‧‧‧週期設定信號
    RESETEN‧‧‧第一寫入控制信號
    RSTP‧‧‧重設信號
    SETP<0：3>‧‧‧第二寫入控制信號
    SETP<0：n>‧‧‧第二寫入控制信號
    STEP<0>‧‧‧第二寫入控制信號
    STEP<1>‧‧‧第二寫入控制信號
    STEP<2>‧‧‧第二寫入控制信號
    SETP<3>‧‧‧第二寫入控制信號
    SUM‧‧‧第一輸出信號
    Tq‧‧‧預設時間
    WC‧‧‧初始計數信號
    WC<0：y>‧‧‧初始計數信號
    WDEN‧‧‧寫入致能信號
    WL‧‧‧字元線
    WL0‧‧‧字元線
    WL1‧‧‧字元線
    YSW<0：m>‧‧‧位元線選擇開關控制信號
    底下將參閱附圖說明特徵、態樣與具體實施例，其中：
    第1圖為例示一般相變基板根據溫度的相變之圖式。
    第2圖為例示一般相變基板根據溫度的相變之另一圖式。
    第3圖為例示傳統相變記憶體裝置的單元陣列之配置圖。
    第4圖為例示傳統相變記憶體裝置的配置圖。
    第5圖為例示第4圖內所示程式脈衝產生區塊的方塊圖。
    第6圖為解釋傳統相變記憶體裝置的程式操作之時序圖。
    第7圖為根據本發明具體實施例的半導體記憶體裝置之配置圖。
    第8圖為根據本發明具體實施例的連續程式控制電路之配置圖。
    第9圖為例示第8圖內所示該連續程式控制電路的圖式。
    第10圖為例示可應用至第9圖的半加法器之圖式。
    第11圖為例示可應用至第9圖的加法器之圖式。
    第12圖為例示可應用至第9圖的D正反器之圖式。
    第13圖為例示可應用至第9圖的比較區段之圖式。
    第14圖為例示可應用至第9圖內所示計數單元的計數器之圖式。
    第15圖為例示第9圖內所示模式決定單元的圖式。
    第16圖為例示第9圖內所示脈衝輸出區段的圖式。
    第17圖為例示程式脈衝產生區塊的圖式。
    第18圖為解釋第17圖內所示第一計數區段配置的例示圖。
    第19圖為例示第17圖內所示比較區段的圖式。
    第20圖為解釋第9圖內所示週期設定區段以及第17圖內所示第二計數區段的配置之圖式。
    第21圖為例示可套用至本發明具體實施例的寫入驅動器之圖式。
    第22圖為解釋根據本發明具體實施例的連續程式操作之時序圖。
    10‧‧‧半導體記憶體裝置
    100‧‧‧程式脈衝產生區塊
    200‧‧‧連續程式控制電路
    300‧‧‧控制器
    400‧‧‧寫入驅動器
    500‧‧‧記憶體區塊
    BCNTINB‧‧‧計數致能信號
    BPGMP‧‧‧連續程式編輯致能信號
    BPSETP‧‧‧設定信號
    CA<0>‧‧‧程式位址
    CASETP‧‧‧位址設定信號
    DATA‧‧‧資料
    DC<1：x>‧‧‧資料計數信號
    DCERR‧‧‧錯誤信號
    DCMIN‧‧‧連續程式結束信號
    DCSETP‧‧‧資料設定信號
    I_PGM‧‧‧程式編輯電流
    PGMP‧‧‧程式編輯致能信號
    PGMNDP‧‧‧程式完成信號
    RESETEN‧‧‧第一寫入控制信號
    RSTP‧‧‧重設信號
    SETP<0：n>‧‧‧第二寫入控制信號
    WDEN‧‧‧寫入致能信號
    YSW<0：m>‧‧‧位元線選擇開關控制信號
    权利要求:
    Claims (29)
    [1] 一種半導體記憶體裝置，包括：一程式脈衝產生區塊，其配置成產生寫入控制信號以及一程式完成信號，以回應一程式編輯致能信號；一連續程式控制電路，其配置成產生一連續程式編輯致能信號，以回應接收到的程式位址以及資料計數信號，來當成一已緩衝程式指令或一已緩衝覆寫指令；以及一控制器，其配置成產生該程式編輯致能信號，以回應該連續程式編輯致能信號。
    [2] 如申請專利範圍第1項所述之半導體記憶體裝置，其中每次致能該連續程式編輯致能信號時，該控制器就產生該程式編輯致能信號，以及其中每次致能該程式編輯致能信號時，該程式脈衝產生區塊就產生該等寫入控制信號，並且當完成產生該等寫入控制信號的一操作時，就產生該程式完成信號。
    [3] 如申請專利範圍第1項所述之半導體記憶體裝置，其中該連續程式控制電路根據該等程式位址與該等資料計數信號，來設定連續程式次數。
    [4] 如申請專利範圍第3項所述之半導體記憶體裝置，其中該連續程式控制電路根據該程式位址的一最低欄位址是偶數或奇數，以及由該等資料計數信號所決定要程式編輯的資料字數是偶數或奇數，來設定該連續程式次數。
    [5] 如申請專利範圍第3項所述之半導體記憶體裝置，其中該連續程式控制電路根據該連續程式次數，透過一計數操作來產生該連續程式編輯致能信號，以回應該程式完成信號。
    [6] 如申請專利範圍第3項所述之半導體記憶體裝置，其中當執行最終連續程式時，該連續程式控制電路產生一連續程式結束信號，並且提供該連續程式結束信號給該控制器。
    [7] 如申請專利範圍第3項所述之半導體記憶體裝置，其中當該等資料計數信號超出連續程式次數的一預定最高次數時，該連續程式控制電路產生一錯誤信號，並且提供該錯誤信號給該控制器。
    [8] 如申請專利範圍第1項所述之半導體記憶體裝置，更包括：一寫入驅動器，其配置成產生對應至該等寫入控制信號的一程式編輯電流，並且程式編輯資料至一記憶體區塊。
    [9] 如申請專利範圍第8項所述之半導體記憶體裝置，其中每次該連續程式編輯致能信號已經致能時，該程式脈衝產生區塊就產生該等寫入控制信號，以及其中該寫入驅動器利用一預定程式單元連接至位元線，且同時接收要程式編輯的複數個資料，並且該寫入驅動器根據該程式位址來驅動，且程式編輯該資料至該記憶體區塊。
    [10] 如申請專利範圍第8項所述之半導體記憶體裝置，其中該記憶體區塊包括複數個記憶體單元，其中以一電流驅動方式記錄與感應資料。
    [11] 一種半導體記憶體裝置，包括：一程式脈衝產生區塊，其配置成產生一連續程式編輯致能信號，以回應程式位址和資料計數信號，並且根據回應該連續程式編輯致能信號而產生的一程式編輯致能信號，以輸出寫入控制信號；以及一寫入驅動器，其配置成回應該等寫入控制信號而提供產生的一程式脈衝至一記憶體區塊。
    [12] 如申請專利範圍第11項所述之半導體記憶體裝置，其中對應至連續程式次數的一預定次數來致能該連續程式編輯致能信號。
    [13] 如申請專利範圍第12項所述之半導體記憶體裝置，其中該程式脈衝產生區塊在該等寫入控制信號已經產生之後產生一程式完成信號，並且產生該連續程式編輯致能信號來回應該程式完成信號。
    [14] 如申請專利範圍第11項所述之半導體記憶體裝置，其中該等寫入控制信號包括用於程式編輯一第一位準資料的一第一寫入控制信號，以及用於程式編輯一第二位準資料的一第二寫入控制信號。
    [15] 一種連續程式控制電路，其中該連續程式控制電路與產生一程式完成信號的一程式脈衝產生區塊連接，以回應根據一連續程式編輯致能信號所產生的一程式編輯致能信號，以及其中該連續程式控制電路根據程式位址與資料計數信號，來設定該連續程式次數，並且根據該連續程式次數來產生該連續程式編輯致能信號。
    [16] 如申請專利範圍第15項所述之連續程式控制電路，其中根據該連續程式次數，透過一計數操作來產生該連續程式編輯致能信號。
    [17] 如申請專利範圍第15項所述之連續程式控制電路，其中該連續程式控制電路包括：一程式次數決定單元，其配置成輸出一決定信號，其上有對應的連續程式次數，以回應該等程式位址與該等資料計數信號；一初始值設定單元，其配置成產生一初始計數信號，以回應該等資料計數信號以及該決定信號；一計數單元，其配置成接收該初始計數信號、執行回應該程式完成信號的計數以及在每一計數操作中產生一計數信號；以及一連續程式脈衝產生單元，其配置成在一連續程式週期期間輸出該連續程式編輯致能信號，以回應該計數信號、該程式編輯致能信號以及該程式完成信號。
    [18] 如申請專利範圍第17項所述之連續程式控制電路，其中該程式次數決定單元根據該等程式位址的一最低欄位址是偶數或奇數，以及由該等資料計數信號所決定要程式編輯的資料字數是偶數或奇數，來輸出該決定信號。
    [19] 如申請專利範圍第17項所述之連續程式控制電路，其中當該等資料計數信號超出連續程式次數的一預定最高次數時，該程式次數決定單元輸出一錯誤信號。
    [20] 如申請專利範圍第17項所述之連續程式控制電路，其中該計數單元從該初始計數信號執行往下計數。
    [21] 如申請專利範圍第17項所述之連續程式控制電路，其中該連續程式脈衝產生單元包括：一週期設定區段，其配置成產生一連續週期致能信號，以回應該計數信號以及該程式完成信號；以及一脈衝輸出區段，其配置成選擇該程式編輯致能信號或該程式完成信號其中之一者，並輸出該連續程式編輯致能信號，以回應該連續週期致能信號。
    [22] 如申請專利範圍第21項所述之連續程式控制電路，更包括：一模式決定單元，其配置成產生一連續程式結束信號，以回應該計數信號以及該連續週期致能信號。
    [23] 如申請專利範圍第15項所述之連續程式控制電路，其中該連續程式控制電路利用該程式編輯致能信號來產生寫入控制信號，並且提供該等寫入控制信號至一寫入驅動器。
    [24] 一種用於一半導體記憶體裝置的程式方法，包括：將資料輸入至具有一程式脈衝產生區塊的一半導體記憶體裝置；利用該程式脈衝產生區塊，根據程式位址與資料計數信號來決定一連續程式次數；利用該程式脈衝產生區塊，來重複產生對應至該連續程式次數的一程式編輯致能信號；以及由一寫入驅動器程式編輯該資料至一記憶體區塊的一已選取區域，以回應該程式編輯致能信號。
    [25] 如申請專利範圍第24項所述之方法，其中根據回應該程式編輯致能信號而產生的寫入控制信號，將該資料程式編輯至該記憶體區塊的選取區域，以及其中該方法更包括：在產生該等寫入控制信號之後，由該程式脈衝產生區塊輸出一程式完成信號。
    [26] 如申請專利範圍第25項所述之方法，其中根據回應該程式完成信號而產生的一連續程式編輯致能信號，來產生該程式編輯致能信號。
    [27] 如申請專利範圍第24項所述之方法，其中重複產生該程式編輯致能信號包括：產生初始計數信號，以回應根據該等程式位址與該等資料計數信號所產生的一決定信號；執行計數以回應該等初始計數信號；以及每次執行該計數時產生該程式編輯致能信號。
    [28] 如申請專利範圍第27項所述之方法，其中執行該計數包括：執行從該等初始計數信號的往下計數。
    [29] 如申請專利範圍第24項所述之方法，其中決定該連續程式次數更包括根據該程式位址的一最低欄位址是偶數或奇數，以及由該等資料計數信號所決定要程式編輯的資料字數是偶數或奇數，來決定該連續程式次數。
    类似技术:
    公开号 | 公开日 | 专利标题
    JP4832817B2|2011-12-07|相変化メモリ装置及びプログラム方法
    US8014190B2|2011-09-06|Resistance variable memory device and method of writing data
    US7746688B2|2010-06-29|PRAM and method of firing memory cells
    KR20040053230A|2004-06-23|상변화 물질 메모리 소자에 기록 동작을 실행하는 기술 및장치
    US7787316B2|2010-08-31|Semiconductor memory device and write control method thereof
    US20070230240A1|2007-10-04|Phase change memory device and related programming method
    TWI550613B|2016-09-21|半導體記憶體設備及其設定程式控制電路與程式方法
    CN1959846B|2012-01-11|随机存取存储器、升压电荷泵和产生写驱动电压的方法
    TWI543168B|2016-07-21|半導體記憶體裝置及其連續程式控制電路與程式方法
    TWI546808B|2016-08-21|半導體記憶體設備及其分區程式控制電路與程式方法
    US8374023B2|2013-02-12|Semiconductor memory apparatus
    US8456932B2|2013-06-04|Semiconductor memory apparatus
    US9899084B2|2018-02-20|Data storage method and phase change memory
    US7710790B2|2010-05-04|Semiconductor memory device and write control method thereof
    US20120057417A1|2012-03-08|Semiconductor memory apparatus and method for controlling programming current pulse
    KR20140108984A|2014-09-15|저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
    US20100165727A1|2010-07-01|Phase change material memory having no erase cycle
    同族专利:
    公开号 | 公开日
    US8605522B2|2013-12-10|
    CN103093812A|2013-05-08|
    TWI543168B|2016-07-21|
    JP2013097856A|2013-05-20|
    CN103093812B|2017-03-01|
    US20130114357A1|2013-05-09|
    KR101298191B1|2013-08-20|
    KR20130049419A|2013-05-14|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    US5422842A|1993-07-08|1995-06-06|Sundisk Corporation|Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells|
    KR100244864B1|1996-03-18|2000-03-02|니시무로 타이죠|불휘발성 반도체 기억 장치|
    KR100645047B1|2004-10-12|2006-11-10|삼성전자주식회사|불휘발성 메모리 장치 및 그것의 고속 프로그램 방법|
    US7984084B2|2005-08-03|2011-07-19|SanDisk Technologies, Inc.|Non-volatile memory with scheduled reclaim operations|
    KR100773095B1|2005-12-09|2007-11-02|삼성전자주식회사|상 변화 메모리 장치 및 그것의 프로그램 방법|
    US7711889B2|2006-07-31|2010-05-04|Kabushiki Kaisha Toshiba|Nonvolatile memory system, and data read/write method for nonvolatile memory system|
    KR100791341B1|2006-09-04|2008-01-03|삼성전자주식회사|비휘발성 메모리 장치의 기입 방법 및 그 방법을 사용하는비휘발성 메모리 장치|
    KR100854970B1|2007-01-08|2008-08-28|삼성전자주식회사|멀티 레벨 셀 플래시 메모리 장치 및 그것의 프로그램 방법|
    KR101060258B1|2008-07-10|2011-08-30|주식회사 하이닉스반도체|불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법|
    KR101004678B1|2008-12-12|2011-01-04|주식회사 하이닉스반도체|상변화 메모리 장치|
    US8094500B2|2009-01-05|2012-01-10|Sandisk Technologies Inc.|Non-volatile memory and method with write cache partitioning|
    KR101372434B1|2011-11-04|2014-03-11|에스케이하이닉스 주식회사|반도체 메모리 장치, 이를 위한 분할 프로그램 제어 회로 및 프로그램 방법|US8971124B1|2013-08-08|2015-03-03|Micron Technology, Inc.|Apparatuses and methods for performing logical operations using sensing circuitry|
    KR20170099431A|2016-02-23|2017-09-01|삼성전자주식회사|비휘발성 메모리 장치|
    CN110554298A|2019-08-27|2019-12-10|江苏芯盛智能科技有限公司|芯片和芯片测试方法|
    法律状态:
    2019-04-21| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    KR1020110114428A|KR101298191B1|2011-11-04|2011-11-04|반도체 메모리 장치, 이를 위한 연속 프로그램 제어 회로 및 프로그램 방법|
    [返回顶部]